12月8日消息，制裝吞最新一屆IEEE國(guó)際電子器件會(huì)議IEDM 2024上，程和Intel代工展示了四大半導(dǎo)體制程工藝突破，封裝涵蓋新材料、大突異構(gòu)封裝、破封全環(huán)繞柵極(GAA)等領(lǐng)域。吐量提升

目前，制裝吞Intel正在持續(xù)推進(jìn)四年五個(gè)工藝節(jié)點(diǎn)的程和計(jì)劃，計(jì)劃到2030年在單個(gè)芯片上封裝1萬(wàn)億個(gè)晶體管，封裝因此先進(jìn)的大突晶體管技術(shù)、縮微技術(shù)、破封互連技術(shù)、吐量提升封裝技術(shù)都至關(guān)重要。制裝吞

Intel代工此番公布的程和四大突破包括：

1、減成法釕互連技術(shù)

該技術(shù)采用了釕這種替代性的封裝新型金屬化材料，同時(shí)利用薄膜電阻率（thin film resistivity）、空氣間隙（airgap），Intel代工在互連微縮方面實(shí)現(xiàn)了重大進(jìn)步，具備可行性，可投入量產(chǎn)，而且具備成本效益。

引入空氣間隙后，不再需要通孔周圍昂貴的光刻空氣間隙區(qū)域，也可以避免使用選擇性蝕刻的自對(duì)準(zhǔn)通孔（self-aligned via）。

在間距小于或等于25納米時(shí)，采用減成法釕互連技術(shù)實(shí)現(xiàn)的空氣間隙，可以使線間電容最高降低25％，從而替代銅鑲嵌工藝的優(yōu)勢(shì)。

該技術(shù)有望在Intel代工的未來制程節(jié)點(diǎn)中得以應(yīng)用。

2、選擇性層轉(zhuǎn)移（SLT）

一種異構(gòu)集成解決方案，能夠以更高的靈活性集成超薄芯粒(chiplet)，對(duì)比傳統(tǒng)的芯片到晶圓鍵合（chip-to-wafer bonding）技術(shù)，能大大縮小芯片尺寸，提高縱橫比，尤其是可以芯片封裝中將吞吐量提升高達(dá)100倍，進(jìn)而實(shí)現(xiàn)超快速的芯片間封裝。

這項(xiàng)技術(shù)還帶來了更高的功能密度，再結(jié)合混合鍵合（hybrid bonding）或融合鍵合（fusion bonding）工藝，封裝來自不同晶圓的芯粒。

3、硅基RibbonFET CMOS晶體管

為了進(jìn)一步縮小RibbonFET GAA晶體管，Intel代工展示了柵極長(zhǎng)度為6納米的硅基RibbonFET CMOS晶體管。

它在大幅縮短?hào)艠O長(zhǎng)度、減少溝道厚度的同時(shí)，對(duì)短溝道效應(yīng)的抑制和性能也達(dá)到了業(yè)界領(lǐng)先水平。

它為進(jìn)一步縮短?hào)艠O長(zhǎng)度鋪平了道路，而這正是摩爾定律的關(guān)鍵基石之一。

4、用于微縮的2D GAA晶體管的柵氧化層

為了在CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）之外進(jìn)一步加速GAA技術(shù)創(chuàng)新，Intel代工展示了在2D GAA NMOS（N 型金屬氧化物半導(dǎo)體）和PMOS（P 型金屬氧化物半導(dǎo)體）晶體管制造方面的研究。

該技術(shù)側(cè)重于柵氧化層模塊的研發(fā)，將晶體管的柵極長(zhǎng)度縮小到了30納米。

同時(shí)，2D TMD（過渡金屬二硫化物）研究也取得了新進(jìn)展，未來有望在先進(jìn)晶體管工藝中替代硅。

此外值得一提的是，Intel代工還在300毫米GaN（氮化鎵）方面持續(xù)推進(jìn)開拓性的研究。

Intel代工在300毫米GaN-on-TRSOI（富陷阱絕緣體上硅）襯底上，制造了業(yè)界領(lǐng)先的高性能微縮增強(qiáng)型GaN MOSHEMT（金屬氧化物半導(dǎo)體高電子遷移率晶體管），可以減少信號(hào)損失，提高信號(hào)線性度和基于襯底背部處理的先進(jìn)集成方案。